Ячейка памяти на транзисторах

Ячейка памяти на транзисторах

Авторы патента
Иллюстрации 3

Категории

Патент 533988

Ячейка памяти на мдп-транзисторах

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 08.04.75 (21) 2121707/24 с присоединением заявки № (23) Приоритет

Опубликовано 30.10.76. Бюллетень № 40

Дата опубликования описания 20.10.76 (51) М. Кл. G 11С 11/40

Совета Министров СССР по делам изобретений и открытий (53) УДК 681.327.66 (088.8) (72) Автор изобретения

Э, Э, Тенк (71) Заявитель (54) ЯЧЕЙКА ПАМЯТИ НА МДП-ТРАНЗИСТОРАХ

Изобретение относится к области вычислительной техники, в частности к запоминающим устройствам.

Известны ячейки памяти на одном, трех или четырех МДП-транзисторах. Для них характерно разрушение информации с течением времени. Вследствие этого в запоминающих устройствах, построенных на базе таких ячеек, требуется периодическое прерывание внешних обращений для проведения цикла регенерации, что снижает быстродействие ячейки.

Из известных ячеек памяти наиболее близкой к изобретению по технической сущности является ячейка памяти на МДП-транзисторах, содержащая запоминающий транзистор, затвор которого соединен с одной обкладкой конденсатора, адресный транзистор, затвор которого подключен к адресной шине, а исток — к числовой шине, и шины импульсного питания.

Однако такая ячейка памяти имеет сравнительно низкое быстродействие и большую потребляемую мощность.

Цель изобретения — снижение потребляемой мощности и повышение быстродействия.

Это достигается тем, что ячейка памяти содержит транзисторы считывания и записи, причем исток транзистора считывания соединен с истоком транзистора записи и со стоком адресного транзистора, затвор транзистора считывания — со стоком запоминающего транзистора и с первой шиной импульсного питания, сток — с истоком запоминающего тран5 зистора другая обкладка конденсатора подключена к истоку запоминающего транзистора, а затвор транзистора записи соединен с второй шиной импульсного питания, сток— с затвором запоминающего транзистора.

10 На фиг. 1 представлена схема предлагаемой ячейки памяти на МДП-транзисторах; на фиг.

2 — временная диаграмма работы ячейки памяти.

Ячейка памяти содержит запоминающий

15 транзистор 1, конденсатор 2, транзисторы считывания 3 и записи 4, адресный транзистор 5, шины 6, 7 импульсного питания, паразитную емкость — конденсатор 8, адресную шину 9, числовую шину 10, паразитную емкость—

20 конденсатор 11, конденсатор 12.

Предлагаемая ячейка памяти может работать в одном из трех режимов: хранение (регенерация), запись, считывание.

Режим хранения (регенерация).

25 В случае отсутствия тактового импульса Ф шина 6 импульсного питания — находится под нулевым потенциалом, поэтому транзистор 4 записи заперт. Тактовый импульс Фь поступающий на шину 7 импульсного питания, про30 ходит через открытый запоминающий транзис533988

50 тор 1, если запоминающий конденсатор 2 заряжен (ячейка памяти хранит логическую единицу), и далее через открытый транзистор 3 считывания заряжает паразитный конденсатор

8. В течение тактового импульса tD через открытый транзистор 4 записи подзаряжается конденсатор 2 путем перераспределения заряда между параллельно включенными конденсаторами 8 и 2.

Если запоминающий конденсатор 2 разряжен (ячейка памяти хранит логический нуль), то тактовый импульс Ф1 не проходит через запертый запоминающий транзистор 1. В итоге не происходит подзаряда конденсатора 2.

P е ж и м з а п и с и, Адресный импульс на шине 9 отпирает адресный транзистор 5 одновременно с поступлением тактового импульса

Ф на шину б импульсного питания. Через открытые транзисторы 5 и 4 обкладка конденсатора 2, соединенная с затвором запоминающего транзистора, подключается к числовой шине 10. Если записывается логическая единица, то цепь заряда конденсатора 2 замыкается через открытый запоминающий транзистор 1.

При записи нуля заряда конденсатора 2 не происходит либо он разряжается через транзисторы 5, 4 и 1, если ранее был заряжен.

P е ж и м с ч и т ы в а н и я. Числовая шина 10 предварительно разряжается, Адресный импульс на шине 9 отпирает адресный транзистор 5 одновременно с поступлением тактового импульса Ф1 на шину 7 импульсного питания. Когда ячейка памяти хранит логическую единицу (конденсатор 2 заряжен), то тактовый импульс 6i через транзисторы 1, 3 и 5 вызывает увеличение (по абсолютной величине) потенциала числовой шины 10. Если ячейка памяти хранит логический нуль (конденсатор 2 разряжен), то запоминающий транзистор 1 заперт и изменения потенциала числовой шины 10 не происходит.

Так как нет необходимости длительного хранения заряда на запоминающем конденсаторе 2, величина его емкости, а следовательно, и размеры могут быть выбраны небольшими.

Важно лишь, чтобы его емкость была существенно больше паразитной емкости конденсатора 11, включенного между затвором транзистора 1 и землей. В ОЗУ, построенном на предлагаемых ячейках памяти, регенерация осуществляется в каждом цикле тактовых импульсов одновременно во всех невыбранных ячейках памяти параллельно с записью или считыванием в выбранный элемент. Поскольку частота регенерации в этом случае велика, величина паразитной емкости конденсатора 8 может быть значительно меньше емкости запоминающего конденсатора 2.

Дополнительное повышение быстродействия в предлагаемой ячейке за счет некоторого увеличения ее площади достигается путем использования конденсатора 12 «бикап» в качестве запоминающего конденсатора. Включение конденсатора 12 показано на фиг. 1, затворный электрод конденсатора 12 должен подключаться к затвору информационного транзистора 1. Величина емкости конденсатора 12 при хранении логической единицы должна существенно превосходить емкость паразитного конденсатора 11, а при хранении логического нуля — намного меньше емкости конденсатора 11 во избежание ложного отпирания запоминающего транзистора 1 при считывании логического нуля.

Использование предлагаемой ячейки памяти на МДП-транзисторах позволяет повысить быстродействие и снизить потребляемую мои ность ОЗУ, построенных на этих ячейках.

Ячейка памяти на МДП-транзисторах, содержащая запоминающий транзистор, затвор которого соединен с одной обкладкой конденсатора, адресный транзистор, затвор которого подключен к адресной шине, а исток — к числовой шине, и шины импульсного питания, о тл и ч а ю щ а я с я тем, что, с целью снижения потребляемой мощности и повышения быстродействия, она содержит транзисторы считывания и записи, причем исток транзистора считывания соединен с истоком транзистора записи и со стоком адресного транзистора, затвор транзистора считывания соединен со стоком запоминающего транзистора и с первой шиной импульсного питания, сток — с истоком запоминающего транзистора, другая оокладка конденсатора подключена к истоку запоминающего транзистора, а затвор транзистора записи соединен с второй шиной импульсного питания, сток — с затвором запоминающего транзистора.

Статическая память (SRAM) – это энергозависимая полупроводниковая память с произвольным доступом, в которой каждый разряд хранится в триггере, позволяющем поддерживать состояние разряда без постоянной перезаписи. Для организации чтения и записи из ячейки памяти дополнительно используется три или более транзисторов.

Содержание.

1. Устройство триггера.

Для того чтобы понять принцип работы статической памяти, обратимся к истокам схемотехники. И начнем с описания принципа работы триггера, изображенного на рисунке 1.

Триггер – это элемент памяти с двумя стабильными состояниями – «0» и «1». В установленном состоянии триггер сохраняется, пока на него подается питание.

Обычно триггер имеет два входа:

  • R (Reset) – сбросить триггер (установить в состояние «0»),
  • S (Set) – установить триггер в состояние «1»,

и два выхода: Q и инвертированное Q ().

Входы R и S используются для установки состояния триггера. Если на вход S подать напряжение, соответствующее логической единице (далее просто логическую единицу), а на вход R – напряжение, соответствующее логическому нулю (далее просто логический ноль), то триггер перейдет в состояние единицы и сохранит это состояние даже, если на вход S перестать подавать сигнал.

Если на вход S подать логический ноль, а на вход R – логическую единицу, то триггер перейдет в состоянии сохранения нуля.

При подаче на оба входа логического нуля, состояние триггера не измениться.

При подаче на оба входа логической единицы, в общем случае состояние триггера будет неопределенно, то есть неизвестно, в какое состояние он перейдет.

Читайте также:  Игры xbox 360 совместимые с xbox one

На выходах Q и можно прочитать установленное состояние триггера.

В таблице 1 приводится перечень всех возможных состояний триггера.

S R Qi Qi+1 i i+1
1 1 1
1 1 1
1 1 1
1 1 1
1 1
1 1
1 1 ? 1 ?
1 1 1 ? ?

Таблица 1. Состояния триггера, в зависимости от сигналов на входе.

Рассмотрев логику работы триггера, давайте разберемся, как же он устроен. Структурная схема триггера приведена на рисунке 2.

Как видно из рисунка, состоит он из двух инвертеров (логических элементов «НЕ»), причем выход одного инвертера замкнут на вход другого.

Давайте рассмотрим, как же работают эти инвертеры при подаче различных сигналов на вход.

Первый случай, на вход S подана логическая единица, а на вход R – логический ноль, то есть установка триггера в единичное состояние. И так, если на вход S подать логическую единицу, то, пройдя через инвертер D.D2, она примет значение логического нуля. Таким образом, на выходе будет логический ноль. На вход R был подан логический ноль, в результате, на выходе инвертера D.D1 будет логическая единица, а, соответственно, на выходе Q будет так же логическая единица.

Если сигналы с входов снять (на вход S и R подать логический ноль), то состояние триггера не изменится. Логическая единица с выхода инвертера D.D1 пойдет на вход инвертера D.D2, а логический ноль с выхода D.D2 пойдет на вход инвертера D.D1, в результате чего на выходе инвертера D.D1 будет логическая единица. То есть мы замкнули цикл, который будет продолжаться до тех пор, пока будет на триггер подводиться питание. Зачем нужно питание, рассмотрим чуть позже, когда будем разбирать принцип устройства инвертера.

Рассмотрим второй случай, когда на вход S подан логический ноль, а на вход R –логическая единица, то есть сброс триггера. И так, если на вход S подать логический ноль, то, пройдя через инвертер D.D2, он примет значение логической единицы. Таким образом, на выходе будет логическая единица. На вход R была подана логическая единица, в результате, на выходе инвертера D.D1 будет логический ноль, а, соответственно, на выходе Q будет тот же логический ноль.

Так же, как и в первом случае, при снятии сигналов с входов R и S состояние триггера не изменится.

Давайте теперь более подробно рассмотрим принцип работы инвертера. Существуют различные способы организации инвертера, мы рассмотрим только один из них, самый простой. Этого будет вполне достаточно, чтобы понять принцип его организации. И так на рисунке 4 изображена структурная схема инвертера.

На рисунке представлена простейшая схема реализации инвертера, состоящая из одного транзистора. Давайте рассмотрим, как он работает.

На элемент всегда подается питание Uп. В результате, создаваемый ток может пойти либо по линии AB, в этом случае на выходе инвертера ток будет отсутствовать (будет логический ноль), либо – по линии AC, в этом случае на выходе инвертера ток будет присутствовать (будет логическая единица).

По линии AB ток пойдет, если транзистор VT1 будет открыт, а для этого необходимо подать напряжение на вход инвертера.

По линии AC ток пойдет, если транзистор VT1 будет закрыт, а это произойдет при отсутствии напряжении на входе инвертера.

Таким образом, если на вход инвертера подается логическая единица, то на выходе будет логический ноль. И, соответственно, при подаче на вход инвертера логического нуля, на выходе будет поучена логическая единица.

2. Устройство ячейки статической памяти.

Теперь, зная, как работает триггер и инвертер, рассмотрим устройство ячейки статической памяти и принцип ее работы. Естественно, рассматривать мы будем простейшую ячейку памяти. На практике используют множество дополнительных ухищрений для повышения скорости работы статической памяти. Но, зная принцип работы элементарной ячейки статической памяти, вы без особого труда в дальнейшем разберетесь и в принципе работы других реализаций ячеек статической памяти.

На рисунке 4 приведена упрощенная схема одного из способов организации ячейки статической памяти.

Как видите, она состоит из одного триггера и трех транзисторов, выполняющих роль ключей, открывающих и закрывающих доступ к ячейке памяти. Транзисторы VT1 и VT2 используются для разрешения и запрета записи в ячейку, а транзистор VT3 – для разрешения и запрета чтения.

Для записи данных необходимо подать напряжение в линию строки, после чего транзисторы VT1, VT2 и VT3 откроются. Затем для записи единицы необходимо подать напряжение, соответствующее логической единице, на линию D и напряжение, соответствующее логическому нулю, на линию . Для переключения триггера в состояние хранения нуля необходимо подать напряжение, соответствующее логическому нулю, на линию D и напряжение, соответствующее логической единице, на линию .

В установленном состоянии триггер будет оставаться даже после снятия напряжения с линии строки и с линий D и до тех пор, пока на него будет подаваться питание Uп.

Для считывания данных необходимо на выходы D и подать напряжение, соответствующее логическому нулю, так как подача двух логических нулей на входы триггера не изменит его состояния, а затем подать напряжение на строку. В результате, транзистор VT3 откроется, и ток с триггера по линии Q пройдет в устройство считывания. Одновременно с транзистором VT3 откроются транзисторы VT1 и VT2. Но так как напряжение на линиях D и соответствует логическому нулю, то оно не повлияет на состояние транзистора.

Считывание данных с ячейки статической памяти, в отличие от чтения с ячейки динамической памяти, не приводит к потере сохраненного бита данных, поэтому, перезапись данных в ячейку статической памяти не требуется.

3. Устройство микросхемы статической памяти.

Давайте перейдем к следующему этапу изучения работы статической памяти и рассмотрим ее общую логику работы. Для этого обратимся к упрощенной структурной схеме статической памяти, изображенной на рисунке 5.

Начнем с записи данных в статическую память и рассмотрим случай записи единицы в ячейку М11.

В контроллер шины памяти от контроллера памяти, встроенного в северный мост материнской платы или в процессор, приходит адрес ячейки памяти и данные для записи. Адрес ячейки преобразуется на две составляющие – номер строки и номер столбца. Номер строки передается в «Дешифратор адреса строки», откуда на нужную строку подается напряжение.

Так как мы рассматриваем запись в ячейку М11, то напряжение с дешифратора адреса строки подается на первую строку. В результате, транзисторы VT1, VT2 и VT3 открываются. Аналогичные транзисторы других ячеек памяти, располагающихся в этой строке, также открываются.

Через транзистор VT3 первой ячейки и аналогичные транзисторы других ячеек памяти первой строки пойдет ток, соответствующий состоянию триггеров этих ячеек, в «Буфер данных». Однако «Буфер данных» получаемую информацию будет игнорировать, так как у него нет сигнала от «Блока управления» на сохранение считываемых данных.

Параллельно с подачей напряжения на строку матрицы памяти с «Блока работы с данными» будет выдано напряжение, соответствующее записываемым данным, в «Блоки записи 1 — m», а с «Блока дешифровки адреса столбца» на соответствующие столбцы будет выдано разрешение (напряжение, соответствующее логической единице) на запись данных.

Блоки записи используются для запрета выдачи тока в линии D и при чтении данных и преобразования из входящих сигналов данных их инвертируемых сигналов для переключения состояния триггеров, в которые необходимо сохранить данные.

В нашем случае, запись проводится в ячейку М11, и записывается единица. Соответственно, с «Блока работы с данными» будет выдана логическая единица в «Блок записи 1», и с «Блока дешифровки адреса столбца» будет выдана логическая единица в «Блок записи 1».

Рассмотрим работу «Блока записи 1» при таких входных сигналах. И так, на входе элемента D.D3 будет логическая единица, а на выходе – логический ноль, так как элемент D.D3 – инвертер (логический элемент «НЕ»). Соответственно, на входах элемента D.D4 (логический элемент «И») будут: логический ноль и логическая единица. В результате, на выходе этого элемента будет логический ноль.

Читайте также:  Как настроить vmware workstation 14

На входах элемента D.D5 (логический элемент «И») будут две логические единицы, в результате, на выходе этого элемента будет логический ноль.

Следовательно, на выходе D1 «Блока записи 1» будет напряжение, соответствующее логическому нулю, а на выходе 1 будет напряжение, соответствующее логической единице. Эти напряжения будут поданы на все ячейки памяти первого столбца. Однако у всех ячеек, кроме первой, транзисторы, разрешающие запись, закрыты, а, следовательно, подаваемое напряжение попадет только на триггер первой ячейки и переведет его в состояние хранения единицы.

После изменения состояния триггера первой ячейки напряжение с первой строки снимается, и транзисторы VT1, VT2 и VT3 закрываются, запрещая запись и чтение из ячейки.

При записи нуля в ячейку памяти все происходит по той же схеме, только с «Блока работы с данными» в «Блок записи 1» будет подано напряжение, соответствующее логическому нулю. Это значит, что на выходе D1 «Блока записи 1» будет напряжение, соответствующее логической единице, а на выходе 1 будет напряжение, соответствующее логическому нулю. Эти значения напряжений переведут триггер первой ячейки памяти в состояние хранения нуля.

В установленном состоянии триггер первой ячейки останется, пока на него будет подаваться питание Uп.

Чтение записи происходит еще проще. От контроллера памяти приходит адрес ячеек памяти, с которых требуется считать данные, и команда на чтение.

В результате, адрес преобразуется в номер строки, и на соответствующую строку будет подано напряжение, которое откроет транзисторы разрешения/запрета чтения/записи.

Рассмотрим случай, когда данные считываются из первой ячейки. В этом случае напряжение с «Дешифратора адреса строки» будет подано в первую строку, что приведет к открытию транзисторов VT1, VT2 и VT3 ячейки М11 и всех остальных ячеек первой строки. Ток с триггера первой ячейки, через транзистор VT1, беспрепятственно пройдет в «Буфер данных». То же самое произойдет с остальными ячейками первой строки. Считанные с ячеек памяти первой строки данные сохранятся в «Буфере данных».

После того, как информация в «Буфере данных» будет сохранена, «Дешифратор адреса столбцов» выдаст номера столбцов, данные с которых необходимо считать, в «Буфер данных». Соответствующие данные будут переданы из микросхемы памяти в контроллер памяти, располагающийся в материнской плате или непосредственно в процессоре.

Для того чтобы при чтении данных не происходила запись в эти же ячейки, ведь транзисторы, разрешающие запись, открыты, блоки записи выдают в линии D и всех столбцов матрицы памяти напряжение, соответствующее логическому нулю. Это происходит из-за того, что с блока дешифровки адреса столбцов выдается напряжение, соответствующее логическому нулю на все «Блоки записи».

Как видите, работа статической памяти очень похожа на работу динамической памяти, однако процесс записи и чтения гораздо быстрее, так как не тратится время на заряд и разряд конденсаторов и не требуется регенерация ячеек. Однако необходимо обратить внимание, что рассмотренная нами схема сильно упрощена, и на практике используют гораздо более сложные механизмы записи и чтения из памяти, повышающие надежность и скорость работы статической памяти. Однако описанный выше принцип работы позволяет понять основы функционирования статической памяти, ее недостатки и преимущества. Давайте попробуем сформулировать их (основные недостатки и преимущества).

4. Достоинства и недостатки статической памяти.

  • высокая скорость работы;
  • нет необходимости регенерации ячеек.
  • высокая цена;
  • низкая плотность упаковки;
  • небольшой объем;
  • высокое энергопотребление.

В связи с перечисленными выше достоинствами и недостатками, область применения статической памяти ограничивается, в основном, использованием ее в качестве КЭШ-памяти, что позволяет при небольшом увеличении стоимости уменьшить влияние недостатков динамической памяти на производительность ЭВМ. Однако, это все лишь компромисс, позволяющий несколько сгладить разрыв в производительности процессора и памяти, и все вытекающие отсюда последствия.

Требуется кардинальное решение проблемы существующей с момента зарождения вычислительной техники. Существует множество экспериментальных разработок, позволяющих получить быструю и дешевую оперативную память, но многие из них пока существуют только в виде лабораторных образцов, многие имеют недостаточную надежность и так далее. Наиболее перспективный путь развития оперативной памяти – это использование магниторезистивной памяти, получающей все большее распространение.

Для создания накопителей оперативных запоминающих устройств применяются ячейки на биполярных, полевых транзисторах одного типа проводимости и на КМОП структурах. В ОЗУ статического типа такая ячейка представляет собой триггер, который, может находится в двух состояниях, менять их под влиянием внешних управляющих сигналов и сохранять при отсутствии внешних воздействий.

Такие триггера могут быть выполнены на логических элементах, но на практике это решение не используется из-за невозможности реализации накопителей большой емкости. Это объясняется сложностью структуры такого триггера, так как в его состав входит большое количество элементов, значительной площадью, занимаемой им на кристалле и относительно высоким энергопотреблением.

Поэтому в статических ОЗУ применяются простейшие триггерные ячейки, схема одного из вариантов которой на биполярных транзисторах без цепей управления выглядит следующим образом. В таком триггере возможны две ситуации: левый транзистор открыт и насыщен, правый закрыт и находится в состоянии отсечки, либо наоборот. Одному состоянию можно приписать хранение в ячейке логического нуля, а другому – единицы. Уровни этих сигналов будут близки к нулю вольт и напряжению источника питания, так как сопротивления резисторов в цепях баз выбираются много больше коллекторных. За счет наличия положительной обратной связи, любое из состояний является устойчивым, то есть самопроизвольно измениться не может. Чтобы перевести такую ячейку в новое состояние требуется либо кратковременно открыть запертый транзистор, или запереть открытый. Сделать это можно, как по цепям баз, так и по коллекторным.

Даннаяячейка может быть дополнительно упрощена за счет реализации непосредственных связей баз транзисторов с коллекторами. Работоспособность триггера при этом сохраняется, но изменятся уровни выходных сигналов, в частности уровень логической единицы не превысит прямого падения напряжения на открытом переходе база-эмиттер. Такая ячейка занимает на кристалле гораздо меньше места, чем триггер на логических элементах.

Для реализации на основе триггерных ячеек накопителя оперативного запоминающего устройства требуется к каждой из них подвести линию выборки (адреса) и шины, по которым будут подаваться сигналы данных и управления. Один из вариантов решения этой задачи предусматривает использование структур с многоэмиттерными транзисторами. Схема так называемой ТТЛ ячейки для памяти с организацией 2Dимеет следующий вид. Она представляет собой триггер на двухэмиттерных транзисторах. Выбор ячейки осуществляется подачей высокого потенциала (близкого к напряжению питания) на нижнюю пару эмиттеров. Запись и считывание производятся по цепям вторых эмиттеров, которые для всех ячеек объединяются в единые шины.

Сигналы управления в режимах хранения, записи и считывания выглядят для такой ячейки следующим образом. Они формируются в соответствующих узлах запоминающего устройства – адресном дешифраторе и усилителе записи.

Если в исходном состоянии транзисторVT1 был открыт, аVT2 заперт (этому, примеру, соответствует наличие в ячейке единичного значения бита), то в режиме хранения, когда ячейка не выбрана, потенциал ее адресной линии устанавливается близким к нулю и ток открытого транзистора будет протекать через нее на корпус. На выходе усилителя записи и на входе усилителя считывания поддерживается некоторый потенциал Е. Для напряжения питания +5В его величина составляет порядка +1,5В. В этом случае при изменении напряжения на шине записи триггер в невыбранной ячейке своего состояния менять не будет, так как ток открытого плеча протекает через нижние пары эмиттеров в адресную линию, имеющую потенциал близкий к нулевому и переходы — верхние эмиттера-базы всегда окажутся запертыми.

Читайте также:  Как отключить проверку сертификатов в chrome

Если в ячейку требуется записать какую-либо информацию, к примеру, логический ноль, она активизируется (выбирается) подачей на линию адреса высокого потенциала, близкого к напряжению питания. При этом нижние переходы база-эмиттер транзисторов запираются, но состояние триггера остается неизменным, так как ток открытого транзистора (VT1) потечет в выходную цепь усилителя записи. Состояние шины считывания (втекающий в нее ток) в данной ситуации не изменится. Для записи логического нуля на шине записи формируется высокий уровень напряжения, переход эмиттер база левого транзистора и он сам закроются, потенциал коллектораVT1 возрастет, что вызовет отпираниеVT2, так как его база окажется соединенной с положительным полюсом источника питания через коллекторный резистор. При снятии сигнала записи новое (нулевое) состояние ячейки сохранится.

Чтобы возвратить ячейку в исходное состояние, ее вновь потребуется выбрать, а затем с помощью усилителя записи сформировать на шине записи сигнал, близкий к нулю. При этом левый транзистор откроется, так как потенциал его базы равен Е, а потенциал эмиттера станет близким к нулю. Это повлечет за собой запираниеVT2, то есть переход триггера в прежнее состояние, которому соответствует наличие в ячейке логической единицы.

Для чтения информации, ячейку, как и при записи, необходимо выбрать, подав на адресную шину высокий потенциал. В этом случае, если правый транзистор был заперт, то ситуация на входе усилителя считывания не изменится и на его выходе сформируется сигнал логической единицы. Если же он был открыт, то коллекторный ток этого транзистора потечет на вход усилителя считывания и на выходе запоминающего устройства сформируется сигнал логического нуля.

Так как адресация не меняет состояния ячейки, то процедуру считывания данных можно проводить неоднократно, причем записываемые данные сразу доступны для считывания.

Рассмотренная ячейка не подходит для создания накопителей большой емкости, так как из-за наличия одной линии выборки адреса, она может использоваться лишь в устройствах памяти с организацией 2D, требующих адресного дешифратора с большим числом выходов.

Однако, если в узел адресации установить элемент 2И, то выбор ячейки будет осуществляться лишь при наличии единичных сигналов на соответствующих выходах адресных дешифраторов строки и столбца. В этом случае она может быть использовании в памяти 3D.

Такой элемент встраивается в ячейку памяти путем добавления дополнительного эмиттера в каждый из транзисторов. Ее конфигурация при этом будет выглядеть следующим образом. Ячейка окажется выбранной, лишь если на шинах строки и столбца одновременно присутствуют сигналы высокого уровня. В противном случае ток открытого плеча триггера будет протекать по одной из них и состояние ячейки нельзя будет ни изменить, ни прочитать.

На основе биполярных транзисторов разработаны ячейки со структурой ТТЛШ, ЭСЛ и другие. Их общим недостатком является относительно высокое энергопотребление, большая площадь, занимаемая на кристалле и технологические сложности в изготовлении, связанные с разнородностью входящих в их состав элементов. Из-за проблем с отводом тепла емкость накопителя с такими ячейками, располагаемого на одном кристалле не превышает десятков килобит при временах доступа порядка десятков наносекунд и удельной мощности потребления 0,1÷0,5 мВт/бит.

Для построения статических ОЗУ применяются и полевые транзисторы с изолированным затвором, а также комплементарные структуры на их основе. Один из вариантов триггерной ячейки на полевых транзисторах одного (n-типа) проводимости имеет следующий вид.

Она представляет собой триггер, в одном состоянии у которого открыт левый транзистор, закрыт правый, либо наоборот. В первом случае затвор через сопротивление канала первого транзистора будет подключен к корпусу, а на затворчерез резистор поступает напряжение источника питания. Принципиальное отличие такой ячейки от предыдущей заключается в способе доступа, то есть в выборке и изменении состояния. В ТТЛ ячейке доступ осуществлялся за счет переключения коллекторных токов в цепи усилителей записи и считывания, здесь же используются дополнительные транзисторыVT3иVT4, выполняющие роль ключей.

При наличии на их затворах, соединенных с шиной адреса, нулевого потенциала, транзисторы VT3иVT4закрыты, при этом ячейка оказывается отключенной от остальных узлов запоминающего устройства. Если на линию адреса поступает высокий уровень напряжения, то соответствующие транзисторы открываются и стоки полевых транзисторов подключаются к разрядным шинам РШ1 и РШ2, связанным с усилителями считывания и записи.

В режиме считывания определяется потенциал стока, правого транзистора, и на выходе ОЗУ формируется соответствующий логический сигнал. При этом состояние ячейки не меняется. В режиме записи информационный сигнал подается в цепь стока левого плеча через открытый для выбранной ячейки ключевой транзистор VT3.

Если VT1 был закрыт и сигнал записи имеет уровень, близкий к нулевому, то напряжение на затвореVT2 станет меньше порогового, он закроется, повысится потенциал его стока и затвораVT1, что вызовет его открывание, а связанный с нимVT2 окажется запертым. При необходимости закрыть левый транзистор на его сток подается высокий потенциал, при котором откроетсяVT2. После этого сигнал управления может быть снят, так как за счет положительной обратной связи новое состояние триггера сохранится. Данный режим управления не вызывает протекания больших сквозных токов, так как в открытом состоянии сопротивления каналов полевых транзисторов имеют величины порядка единиц килоом.

Использование МОП транзисторов, работающих на омическом участке вольтамперной характеристики, позволяет применять их в качестве резисторов в стоковых цепях. Такая структура называется шеститранзисторной запоминающей ячейкой. Ее быстродействие того же порядка, что и у ТТЛ ячейки, однако геометрические размеры меньше.

Всовременных накопителях статических запоминающих устройств применяются триггерные ячейки на КМОП структурах, содержащих полевые транзисторы разного типа проводимости. Это обеспечивает очень малое энергопотребление на низких частотах, а современные технологии позволяют обеспечить и высокое быстродействие. Времена доступа в таких устройствах составляют единицы наносекунд и они обычно используются в качестве быстродействующей КЭШ памяти в современных цифровых вычислительных машинах.

Выходной каскад с тремя состояниями в запоминающих устройствах на КМОП структурах имеет вид. При нулевом сигнале управления открываются крайние верхний и нижний транзисторы и схема функционирует как инвертор. Высокий уровень управляющего сигнала вызывает запирание VT3 иVT4, при этом транзисторы инвертора оказываются обесточенными и выходной контакт не будет подключен ни к одной из потенциальных шин.

Как уже отмечалось, при отключении питания информация в ОЗУ теряется. Применительно к реальным ячейкам это объясняется тем, что без питания прекращается протекание токов по плечам триггера и состояние ячейки становится неопределенным. Из-за разброса параметров транзисторов триггера при включении питания устанавливаются в произвольные состояния, не связанные с ранее записанными данными. В накопителе появляются произвольные данные, причем их значения могут меняться в зависимости от условий окружающей среды. Этому соответствует факт потери или разрушения информации в ОЗУ.

Из-за относительно большой площади триггерных ячеек, на кристалле размерами 5×6 мм 2 их удается разместить не более нескольких миллионов. При энергопотреблении каждой ячейки порядка одного микроватта суммарная мощность будет измеряться ваттами. Она идет на разогрев кристалла и чтобы температура в процессе работы не превышала критических значений, может потребоваться дополнительное охлаждение. Кроме того, статические ОЗУ большой емкости имеют достаточно высокую стоимость.

Ссылка на основную публикацию
Adblock detector